اخبار

HOREXS یکی از معروف ترین تولید کننده های بستر IC در چین است ، تقریباً بیشتر PCB ها برای بسته بندی IC / آزمایش ، مونتاژ IC استفاده می شوند.

خانه های بسته بندی در حال آماده سازی بسته های آی سی پیشرفته نسل بعدی خود هستند و راه را برای طراحی های جدید و ابتکاری تراشه های سطح سیستم هموار می کنند.

این بسته ها شامل نسخه های جدید فناوری های 2.5D / 3D ، تراشه ها ، بسته بندی فن دار و حتی بسته بندی ویفر است.یک نوع بسته داده شده ممکن است شامل چندین تغییر باشد.به عنوان مثال ، فروشندگان با استفاده از ویفرها و پانل ها بسته های جدید فن آوری را توسعه می دهند.یکی از آنها ترکیب فن خروجی و پل های سیلیکونی است.

این منظره گیج کننده با انبوهی از واژه های پر سر و صدا و گزینه های بسیار زیاد است.با این وجود ، برخی از فناوری های جدید در حال افزایش است ، در حالی که برخی دیگر هنوز در آزمایشگاه هستند.برخی به دلایل فنی و هزینه ای هرگز از آزمایشگاه خارج نمی شوند.

بسته بندی پیشرفته جدید نیست.سالهاست که این صنعت در حال جمع آوری قالبهای پیچیده و بسته بندی شده است.فقط در یک مثال ، یک فروشنده ASIC و DRAM stack را در یک بسته پیشرفته ادغام می کند ، که باعث افزایش پهنای باند حافظه در سیستم ها می شود.به طور کلی ، از این بسته های پیشرفته و سایر بسته های پیشرفته عمدتا به دلیل هزینه ، برای برنامه های سطح بالاتر و گرا جهت استفاده می شود.

هر چند اخیراً ، صنعت به دنبال بسته بندی پیشرفته به عنوان یک گزینه اصلی برای طراحی تراشه است.به طور سنتی ، برای پیشبرد طراحی ، صنعت ASIC یا سیستم روی تراشه (SoC) را توسعه می دهد.بدین منظور ، توابع مختلف را در هر گره کوچک کرده و آنها را در قالب یکپارچه قرار می دهید.اما این رویکرد در هر گره پیچیده تر و گرانتر می شود.در حالی که برخی این مسیر را ادامه می دهند ، بسیاری به دنبال گزینه هایی مانند بسته بندی پیشرفته هستند.

آنچه متفاوت است این است که فروشندگان در حال تهیه بسته های جدید و با توانایی بیشتری هستند.در برخی موارد ، این بسته های پیشرفته حتی از SoC سنتی با هزینه کمتر تقلید می کنند.برخی اینها را "SoC های مجازی" می نامند.

ایلکو برگمن ، مدیر ارشد فروش و توسعه تجارت در ASE ، گفت: "برای سالهای طولانی ، مسیر اصلی صنعت برای افزایش عملکرد و عملکرد ، مقیاس گره بر اساس ادغام SoC بوده است.""اکنون ، با پیشروی صنعت از 16nm / 14nm ، ما شاهد علاقه بیشتر به تفکیک قالب هستیم ، خواه به دلایل عملکرد و هزینه ، به دلایل بهینه سازی عملکرد یا دلایل استفاده مجدد از IP.پارتیشن بندی IC به نیاز به ادغام ناهمگن دامن می زند.با این حال ، به جای این که این یکپارچه سازی در سطح SoC انجام شود ، اکنون توسط فناوری بسته بندی و توانایی ایجاد SoC های مجازی از قطعات مختلف سیلیکون هدایت می شود. "

در همین حال ، در کنفرانس اخیر قطعات الکترونیکی و فناوری IEEE (ECTC) ، و همچنین سایر رویدادها ، خانه های بسته بندی ، سازمان های تحقیق و توسعه و دانشگاه ها مقالات زیادی را ارائه دادند ، و اوج دزدکی حرکت از آنچه در بسته بندی پیشرفته است را ارائه می دهند.آنها عبارتند از:

SPIL ، بخشی از ASE ، یک فن آوری استفاده از پل های سیلیکونی را توصیف می کند.Fan-out برای تلفیق قالب ها در یک بسته استفاده می شود و پل ها اتصالات را از یک قالب به دیگری فراهم می کنند.

TSMC جزئیات بیشتری درباره فناوری تلفیق سه بعدی خود فاش کرد.یک نسخه برای برنامه های محاسباتی درون حافظه ، حافظه و منطق را در یک معماری سه بعدی بهم پیوند می دهد.

GlobalFoundries مقاله ای در مورد بسته بندی سه بعدی با استفاده از تکنیک های جدید اتصال ارائه داد.ریخته گری های دیگر نیز در حال کار بر روی آن هستند.

MIT و TSMC مقالاتی در مورد بسته بندی در مقیاس ویفر ارائه دادند.

به طور کلی ، این انواع بسته بندی سنتی تر هستند.بسیاری از این قطعات به اصطلاح chiplet را فعال می کنند.چیپل ها فی نفسه نوع بسته بندی نیستند.در عوض ، آنها بخشی از معماری چند کاشی هستند.با تراشه ها ، یک تراشه ساز ممکن است منویی از قالب های مدولار یا تراشه در کتابخانه داشته باشد.مشتریان می توانند تراشه ها را مخلوط و مطابقت دهند و با استفاده از یک طرح اتصال به مرگ از بین ببرند.Chiplets می تواند در یک نوع بسته موجود یا یک معماری جدید قرار داشته باشد.

فن آوت ساختن

بسته بندی IC بخش مهمی از فرایند نیمه هادی است.اساساً ، پس از اینکه سازنده تراشه یک ویفر را در یک پارچه پردازش می کند ، قالب های موجود در ویفر به صورت قطعه بندی شده و در یک بسته قرار می گیرند.یک بسته تراشه را در خود قرار داده و از آسیب دیدن آن جلوگیری می کند.همچنین اتصالات الکتریکی از دستگاه به برد را فراهم می کند.

انبوهی از انواع بسته بندی در بازار وجود دارد و هر یک برای یک برنامه خاص آماده شده اند.یکی از راه های تقسیم بندی بازار بسته بندی ، نوع اتصال متقابل است که شامل سیم باند ، فلیپ تراشه ، بسته بندی در سطح ویفر (WLP) و ویاس از طریق سیلیکون (TSV) است.از اتصال های متقابل برای اتصال یک قالب به دیگری استفاده می شود.TSV ها بیشترین تعداد ورودی / خروجی را دارند و پس از آن WLP ، تراشه فلیپ و سیم باند قرار دارند.

شکل 1: فناوری بسته بندی در مقابل کاربرد.منبع: ASE

طبق گفته TechSearch ، حدود 75 تا 80 درصد بسته های امروزی بر اساس اتصال سیم است که یک فناوری قدیمی است.اتصال دهنده سیم در دهه 1950 ساخته شده است ، با استفاده از سیمهای ریز ، تراشه ای را به تراشه یا بستر دیگر بخیه می زند.اتصال سیم برای بسته های قدیمی کم هزینه ، بسته های میان رده و انباشته حافظه استفاده می شود.

Flip-chip یکی دیگر از اتصالات پرطرفدار است که برای انواع مختلف بسته استفاده می شود.در تراشه تلنگر ، دریایی از برجستگی های کوچک مسی با استفاده از تجهیزات مختلف در بالای تراشه تشکیل می شود.دستگاه برداشته شده و روی یک قالب یا تخته جداگانه سوار می شود.برجستگی ها روی بالشتک های مسی فرود می آیند و یک اتصال الکتریکی ایجاد می کنند.

در همین حال ، WLP بسته های قالب را در قالب ویفر مانند بسته بندی می کند.دو نوع اصلی بسته های WLP بسته های تراشه ای (CSP) و فن خروجی هستند.CSP گاهی اوقات به عنوان فن در شناخته می شود.

بسته های فن دار و فن دار در برنامه های مصرفی ، صنعتی و موبایل مورد استفاده قرار می گیرند.Fan-out یک بسته پیشرفته محسوب می شود.در یک مثال از فن آوری ، یک قالب DRAM بالای یک تراشه منطقی در بسته بندی انباشته می شود.

کلیف مک کولد ، یک دانشمند تحقیقاتی در Veeco ، در سخنرانی در ECTC گفت: "بسته بندی پیشرفته مجموعه گسترده ای از فناوری ها است که به ما امکان می دهد بسته را کوچک کنیم.""(بسته بندی در سطح ویفر) ما را قادر می سازد اتصالات دو بعدی کوچکتر ایجاد کنیم که توزیع مجدد خروجی قالب سیلیکون را به یک منطقه بزرگتر انجام دهند ، تراکم ورودی / خروجی بالاتر ، پهنای باند بالاتر و عملکرد بالاتر برای دستگاه های مدرن را امکان پذیر می کند.یک عیب بسته بندی در سطح ویفر این است که هزینه بیشتری نسبت به اتصال سیم دارد.اما مهمتر از همه ، این بسته های کوچکتر و دستگاه های کوچکتر را که برای دستگاه های تلفن همراه مدرن مانند تلفن های هوشمند بسیار مهم هستند ، امکان پذیر می کند. "

به طور کلی ، در جریان تخلیه فن ، یک ویفر در یک پارچه پردازش می شود.تراشه های موجود در ویفر قطعه قطعه شده و در ساختاری شبیه ویفر قرار می گیرند که با یک ترکیب قالب اپوکسی پر می شود.به این ویفر بازسازی شده می گویند.

سپس ، با استفاده از لیتوگرافی و سایر تجهیزات ، لایه های توزیع مجدد (RDL) در داخل ترکیب تشکیل می شوند.RDL ها یا خطوط اتصال فلز مس هستند که به صورت الکتریکی بخشی از بسته را به قسمت دیگر متصل می کنند.RDL ها با خط و فضا اندازه گیری می شوند ، که به عرض و گام یک ردیف فلزی اشاره دارند.

چالش های مختلفی وجود دارد که باعث می شود fan-out انجام شود.در طول جریان ، ساختار ویفر مانند مستعد ابتلا به تار است.سپس ، هنگامی که قالب ها در داخل ترکیب قرار می گیرند ، تمایل به حرکت دارند و باعث ایجاد یک اثر ناخواسته به نام شیفت تغییر می شوند.این عملکرد را تحت تأثیر قرار می دهد.

در ECTC ، Onto Innovation مقاله ای در مورد فناوری ارائه داد که می تواند شیفت کاری را کاهش دهد.Onto با تنظیم موقعیت چاک شبکه در یک پله لیتوگرافی ، یک بزرگنمایی سایت به سایت و روش تصحیح تتا را توصیف کرد.به طور بالقوه ، این فناوری می تواند خطاهای بزرگنمایی تا +/- 400ppm و خطاهای تتا تا +/- 1.65mrad را اصلاح کند.

مسائل دیگری نیز وجود دارد.خطوط و فضاهای ریزتر RDL باعث کاهش CD ها برای اتصالات یا Vias در لایه ها می شود.بنابراین در جریان ، یک ابزار لیتوگرافی باید ویاهای کوچکتر را الگوی خود قرار دهد ، که برخی از چالش های CD را نشان می دهد.

برای پرداختن به این مسائل ، Veeco و Imec مقاله ای در مورد آرام سازی CD های vias و ایجاد vias های کشیده در ECTC ارائه دادند.مک کولد از Veeco گفت: "این تغییر طراحی به طور قابل توجهی توزیع شدت تصویر هوایی ویفر را از طریق بهبود می بخشد ، که باعث افزایش پنجره موثر فرآیند می شود."

برای این منظور ، محققان از استپر Veeco با لنزی که از 0.16 تا 0.22 دیافراگم عددی (NA) پشتیبانی می کند ، استفاده کردند.این سیستم از طول موج های خط i ، gh-line یا ghi-line پشتیبانی می کند.برای این مطالعه ، محققان از i-line (365nm) و 0.22 NA استفاده کردند.

هواداران بیشتر

با این وجود فن خروجی در حال افزایش است.Amkor ، ASE ، JCET ، Nepes و TSMC بسته های فن دار را به فروش می رسانند.نسخه های مختلفی از fan-out وجود دارد.اما در همه موارد ، fan-out نیاز به interposer مورد استفاده در فناوری های 2.5D / 3D را از بین می برد.در نتیجه ، تصور می شود که فن خروج هزینه کمتری دارد.

Fan-out به دو اردوگاه تقسیم می شود - تراکم استاندارد و تراکم بالا.هدف قرار دادن تلفنهای همراه و سایر محصولات ، فن خروجی دارای تراکم استاندارد کمتر از 500 ورودی / خروجی است.فن خروجی با چگالی بالا بیش از 500 ورودی / خروجی دارد.

به فن آوری اصلی فن-آرایه ، آرایه شبکه ای توپی در سطح ویفر (eWLB) گفته می شود.ASE ، JCET و دیگران بسته های eWLB با تراکم استاندارد را می فروشند ، اگرچه این بازار تا حدودی ثابت است.

در مقاله ای در ECTC ، JCET و MediaTek با ارائه جزئیاتی درباره فناوری موسوم به FOMIP (بسته نوآوری MediaTek Fan-out) جان تازه ای به eWLB می بخشند.در واقع ، به نظر می رسد FOMIP یک بسته eWLB ریزتر روی یک لایه است.اولین FOMIP در سال 2018 ظاهر شد ، اگرچه کار برای تولید نسخه نسل بعدی در حال انجام است.

این فناوری از یک جریان سنتی خارج کردن فن استفاده می کند که از آن به عنوان فرآیند تراشه اول یاد می شود.همچنین با استفاده از یک فرآیند تلنگر ، FOMIP متشکل از یک سطح پد قالب 60μm و 1 لایه RDL با خطوط 5μm و 5 میکرومتر است.

مینگ-چه هسیه ، مهندس برنامه ، گفت: "اعتقاد بر این است که می توان فناوری FOMIP را برای یک طراحی پد قالب با یک گره سیلیکونی پیشرفته ، مانند یک گام 40 میکرومتر با طرح 2μm / 2μm LW / LS ، استفاده کرد." در JCET ، در یک سخنرانی در ECTC.دیگران در کار سهیم بودند.

در همین حال ، فروشندگان همچنان به تولید بسته های جدید فن دار با چگالی بالا ادامه می دهند.به عنوان مثال ، در ECTC ، ASE جزئیات بیشتری را در مورد نسخه آخرین تراشه بسته ترکیبی ترکیبی خود توضیح داد.این بسته با نام Fan Out Chip on Substrate (FoCoS) می تواند 8 قالب پیچیده با تعداد ورودی / خروجی <4000 را در خود جای دهد.از 3 لایه RDL با خط / فضای 2μm / 2µm پشتیبانی می کند.

ASE FoCoS را در یک فرآیند سنتی اولین تراشه ارائه می دهد.در جریان آخرین تراشه ، ابتدا RDL ها توسعه داده می شوند و مراحل دیگر آن دنبال می شود.تراشه اول و تراشه آخر زنده هستند و برای برنامه های مختلف استفاده می شوند."تراشه آخر فن آوری عملکرد را افزایش می دهد ، و اجازه می دهد RDL های خط خوب تولید شود.بنابراین ، می تواند از I / O بیشتری برای برنامه های پیشرفته استفاده کند. "در مقاله ای پل یانگ ، که در مرکز تحقیق و توسعه در ASE کار می کند ، گفت.دیگران در کار سهیم بودند.

ASE همچنین برخی از مشکلات تولید را با استفاده از فنآوری آخرین تراشه و نحوه رسیدگی به آنها شرح داد.همانطور که بیان شد ، صفحه ویفر مشکل ساز است و تأثیرات آن را می گذارد.در بعضی موارد ، ضخامت و ضریب انبساط حرارتی (CTE) حامل شیشه از جمله مواردی است که باعث ایجاد پارگی می شود.

برای بدست آوردن بینش در مورد صفحه ویفر ، ASE از یک فن آوری اندازه گیری با تجزیه و تحلیل عناصر محدود سه بعدی استفاده کرد.ASE از همبستگی تصویر دیجیتال (DIC) استفاده کرد ، که یک روش اندازه گیری غیر تماسی است که از چندین دوربین استفاده می کند.DIC جابجایی و فشار روی سطوح را ارزیابی می کند و مختصات را ترسیم می کند.با استفاده از شبیه سازی و DIC ، ASE قادر به یافتن محدوده مطلوب ضخامت حامل شیشه و CTE برای بهبود تغییر شکل است.

در همین حال ، در ECTC ، SPIL ، بخشی از ASE ، مقاله ای در مورد فناوری Fan-Out Embedded Bridge (FOEB) برای تراشه ها ارائه داد.FOEB که برای بسته های چند تراشه ای استفاده می شود ، قیمت کمتری نسبت به 2.5D دارد.کی کی چونگ ، محقق از SPIL ، در یک سخنرانی در ECTC گفت: "FOEB یک بسته چیپلت یکپارچه است که می تواند قالبهای ناهمگن مانند GPU و HBM یا دستگاههای یکپارچه همگن را با هم ادغام کند."

پل یک قطعه کوچک از سیلیکون است که یک قالب را به یک قالب دیگر متصل می کند.برجسته ترین نمونه در اینجا Intel است که یک فناوری پل سیلیکونی به نام Embedded Multi-die Interconnect Bridge (EMIB) را توسعه داده است.

بر خلاف EMIB که یک اتصال به مرگ است ، پل های SPIL برای اتصال قالب ها در لایه های RDL تعبیه شده اند.صرف نظر از این ، پل ها به عنوان جایگزینی برای بسته های 2.5D با استفاده از interposers قرار می گیرند.

SPIL یک وسیله آزمایش برای FEOB تولید کرده است.این وسیله نقلیه یک ASIC را تلفیق کرده و 4 حافظه با پهنای باند (HBM) می میرد.ASIC با دو HBM در هر طرف در وسط بسته قرار دارد.

چهار پل در لایه های RDL تعبیه شده است.در کل ، سه لایه RDL وجود دارد.دو مورد 10μm / 10μm برای برق و زمین هستند ، در حالی که یکی 2μm / 2μm برای لایه سیگنال است."این بسته چیپلتی اتصالات نزدیک به یکپارچه رابط های کوتاه را امکان پذیر می کند.FOEB می تواند چندین لایه RDL و پلهای سیلیکونی داشته باشد که فضای / خط بسیار ریزتری برای اتصال دارند. "

Fan-out در مسیرهای دیگری حرکت می کند.در مقاله ای در ECTC ، آمكور روند جدید RDL-first fan-out با اتصال تراشه به ویفر را توصیف كرد.سپس ، در مقاله دیگری ، A * STAR توصیف یک آنتن بسته بندی شده برای 5G را توصیف کرد.

انتقال از 2.5D به 3D

در سطح بالا ، صنعت به طور سنتی از 2.5D استفاده می کند.در 2.5D ، قالب ها روی یک مخلوط کننده قرار می گیرند که شامل TSV است.اینترپوزر به عنوان پلی بین تراشه ها و یک برد عمل می کند ، که ورودی / خروجی و پهنای باند بیشتری را فراهم می کند.

در یک مثال ، یک فروشنده می تواند FPGA یا ASIC را با HBM ترکیب کند.در HBM ، قالبهای DRAM روی هم انباشته می شوند.به عنوان مثال ، جدیدترین فناوری HBM2E سامسونگ هشت DRAM کلاس 10 نانومتری 16 گیگابایتی را روی یکدیگر قرار داده است.دیسک ها با استفاده از 40،000 TSV متصل می شوند و سرعت انتقال داده 3.2Gbps را امکان پذیر می کنند.

2.5D منطق را به حافظه نزدیکتر می کند و پهنای باند بیشتری را در سیستم ها فراهم می کند.والتر نگ ، معاون توسعه تجارت در UMC ، گفت: "به طور سنتی ، علاقه (برای interposers) به گرافیک های سطح بالا است.""اکنون ، ما شاهد علاقه بیشتر به راه حل های سازمانی عملکرد هستیم.ما همچنین شاهد علاقه به مناطق غیر سنتی هستیم. "

اما 2.5D گران است و به برنامه های پیشرفته ای مانند AI ، شبکه و سرورها منتقل می شود.بنابراین صنعت به دنبال راه حلهایی فراتر از 2.5D است.فن خروجی با چگالی بالا یک گزینه است.I / Os کمتر از 2.5D است ، اگرچه فاصله را کم می کند.

آی سی های سه بعدی گزینه دیگری را ارائه می دهند.3D-IC شامل یک معماری چند جانبه با استفاده از interposers فعال و / یا TSV است.ایده این است که منطق را روی حافظه یا منطق را در یک بسته سه بعدی قرار دهید.GlobalFoundries ، اینتل ، سامسونگ ، TSMC و UMC در حال توسعه اشکال مختلف فناوری های سه بعدی هستند.

معماری های سه بعدی را می توان با تراشه ها ادغام کرد.این جایی است که شما قالب ها یا چیپل ها را با گره های فرایند مختلف در یک بسته مخلوط و مطابقت می دهید.Ramune Nagisetty ، مدیر فرآیند و ادغام محصول در Intel ، گفت: "ما در مراحل اولیه رویکرد Chiplet هستیم.""در سالهای آینده ، شاهد گسترش آن در انواع 2.5D و 3D خواهیم بود.خواهیم دید که به انباشته شدن منطق و حافظه و انباشته شدن منطق و منطق گسترش می یابد. "

امروزه ، این صنعت در حال توسعه یا حمل بسته های 2.5D / 3D با استفاده از طرح های موجود اتصال است.قالب ها با استفاده از یک فن آوری اتصال متقابل به نام میکروبومپ و ستون های مس روی هم چیده و متصل می شوند.دست اندازها و ستون ها اتصالات الكتریكی سریع و كوچكی را بین دستگاه های مختلف ایجاد می كنند.

پیشرفته ترین میکرو آلبوم ها / ستون ها ساختارهای ریزی با زمین 40 میکرومتر هستند.با استفاده از تجهیزات موجود ، صنعت می تواند سرعت ضربه را در 20 میکرومتر یا نزدیک آن تنظیم کند.سپس صنعت به تکنیک جدیدی یعنی پیوند هیبریدی مس نیاز دارد.

در پیوند هیبریدی مس ، تراشه ها یا ویفرها با استفاده از پیوند دی الکتریک به دی الکتریک پیوند می خورند و به دنبال آن اتصال فلز به فلز انجام می شود.این یک فرایند چالش برانگیز است.نقص از بزرگترین موضوعات است.

در همین حال ، TSMC در حال کار بر روی فناوری به نام System on Integrated Chip (SoIC) است.با استفاده از اتصال ترکیبی ، فناوری SoIC TSMC معماری های سه بعدی را امکان پذیر می کند.CH Tung ، محقق از TSMC ، گفت: "تراشه یکپارچه SoIC نه تنها به نظر می رسد (SoC) بلکه از لحاظ جنبه الکتریکی و مکانیکی مانند SoC رفتار می کند."

در ECTC ، TSMC مقاله ای در مورد نسخه بسیار بالا با تراکم SoIC ارائه داد.این نسخه امکان پشته سازی تراشه های چند لایه سه بعدی را فراهم می کند و آنچه TSMC آن را غوطه وری در حافظه (ImMC) می نامد ، ایجاد می کند.در یک نمونه از ImMC ، یک دستگاه می تواند سه طبقه داشته باشد.هر ردیف منطق دارد و حافظه می میرد.طبقات با استفاده از پیوند هیبریدی به هم متصل می شوند.

در همین حال ، GlobalFoundries همچنین در حال کار بر روی اتصال ویفر ترکیبی است که امکان ساخت معماری های سه بعدی با سطح خوب را فراهم می کند.این انباشته شدن چهره به چهره را با زمین های 5.xn - 76m-yyc نشان داده است.دانیل فیشر ، مهندس اصلی بسته بندی در GlobalFoundries ، گفت: "پشته های آینده زمین های ریز را در کمتر از 2 میکرومتر و طرح های مختلف سطح ترمینال مشاهده می کنند."

همه اقدامات در پیوند هیبریدی نیست.در ECTC ، Brewer Science ماده پیوند دائمی با جذب رطوبت کم و پایداری حرارتی بالا را توصیف کرد.این مواد برای کاربردهای پیشرفته پیوند ویفر استفاده می شود.

شیائو لیو ، یک شیمی دان ارشد تحقیقات در Brewer Science ، در یک سخنرانی گفت: "در کار حاضر ، یک ماده اتصال چسب دائمی جدید برای MEMS ، مدارهای یکپارچه 3D و برنامه های بسته بندی در سطح ویفر معرفی شده است."

در جریان پیوند Brewer ، ماده ای با چرخش روی ویفر می چرخد.ویفر پخته شده است.ویفر حامل جداگانه ای روی ویفر قرار می گیرد و در دمای پایین درمان می شود.سپس دو ویفر بهم پیوند می خورند.

بسته بندی بیشتر

در همین حال ، استارتاپ AI Cerebras اخیراً با معرفی فناوری با استفاده از یکپارچه سازی در مقیاس ویفر ، خبرساز شد.این دستگاهی در سطح ویفر است که بیش از 1.2 تریلیون ترانزیستور دارد.

در ECTC ، TSMC بسته ادغام سیستم در مقیاس ویفر را بر اساس فن آوری فن آوری خود به نام InFO به نمایش گذاشت.این فناوری InFO_SoW (System-on-Wafer) نامیده می شود.شو-رونگ چون ، نویسنده اصلی مقاله در TSMC ، گفت: "InFO_SoW با استفاده از خود به عنوان حامل ، استفاده از بستر و PCB را از بین می برد."

در همین حال ، MIT ماژول های چند تراشه ابررسانا در مقیاس ویفر 200 میلی متر (S-MCM) را توصیف کرده است.این برای اتصال چندین تراشه ابررسانای فعال برای سیستم های پردازش برودتی نسل بعدی استفاده می شود.

نتیجه

همه راه حل ها به بسته بندی در مقیاس ویفر احتیاج ندارند.اما به وضوح ، مشتریان شروع به نگاه سخت تر به بسته بندی پیشرفته می کنند.

نوآوری ها بیش از هر زمان دیگری در بسته بندی وجود دارد.چالش این است که بسته مناسب را در بهترین نقطه قیمت پیدا کنید. یکی از بهترین مزایای تولید بستر IC قیمت است ، برای ساخت تخته های PCB بستر IC با Horexs تماس بگیرید. (مقاله از اینترنت است)