اخبار

خوانندگان آشنا با TSMC باید بدانند که غول ریخته گری محصولات بسته بندی 2.5 بعدی و سه بعدی خود را تحت یک نام تجاری - "3D Fabric" ترکیب کرده است.همانطور که انتظار دارند، مشتریان آینده هر دو گزینه را برای ارائه یکپارچگی متراکم و ناهمگن از توابع سطح سیستم دنبال خواهند کرد - به عنوان مثال، مونتاژ عمودی سه بعدی "در جلو" همراه با یکپارچه سازی 2.5 بعدی "پشت پایان".

از نظر فنی، ادغام 2.5 بعدی یک SoC با پشته HBM حافظه با پهنای باند بالا "3D" در حال حاضر یک محصول ترکیبی است.همانطور که در بالا نشان داده شد، TSMC ترکیب غنی‌تری از توپولوژی‌ها را در آینده متصور است، که SoIC 3D را با 2.5D CoWoS/InFO به عنوان بخشی از یک طراحی سیستم ناهمگن بسیار پیچیده ترکیب می‌کند.
همانند نمایش های فناوری فرآیند در کارگاه، به روز رسانی فناوری بسته بندی بسیار ساده است - موفقیت نقشه راه آن را نشان می دهد و فقط باید اجرا شود، چندین حوزه خاص وجود دارد که نشان دهنده جهت های جدیدی است که در زیر برجسته خواهیم کرد.
نکته قابل توجه سرمایه گذاری TSMC در یک مرکز یکپارچه سازی سیستم های پیشرفته است که از محصولات 3D Fabric پشتیبانی می کند و قابلیت های مونتاژ کامل و تولید آزمایشی را ارائه می دهد.به گفته TSMC، انتظار می‌رود اولین کارخانه بسته‌بندی پیشرفته پارچه سه‌بعدی تمام خودکار جهان در Zhunan در نیمه دوم سال جاری تولید خود را آغاز کند.
چرا روی بسته بندی پیشرفته تمرکز کنید؟
در درک ثابت همه، TSMC در واقع در تجارت ریخته گری مشغول است.اما با ورود به قرن جدید، چه TSMC، سامسونگ یا حتی اینتل، همه بسته بندی های پیشرفته را به عنوان تمرکز اصلی کار این شرکت در نظر می گیرند.در نتایج
همانطور که توسط semiwiki گزارش شده است، قانون مور دیگر برای بسیاری از برنامه های کاربردی دیگر مقرون به صرفه نیست، به ویژه برای یکپارچه سازی توابع ناهمگن، مانند ماژول های چند تراشه (MCM) و سیستم در بسته SiP، و غیره. فناوری "Moore than Moore" به عنوان پدیدار شده است. جایگزینی برای ادغام بسیاری از منطق و حافظه، آنالوگ، MEMS و غیره در یک راه حل (زیر سیستم).با این حال، این روش ها هنوز هم بسیار خاص مشتری هستند و زمان و هزینه قابل توجهی را برای توسعه می طلبند.
با نگاهی به تاریخچه توسعه تراشه، در واقع مفهوم بسته بندی پیشرفته برای دهه ها وجود داشته است.سازش با مونتاژ تراشه های مختلف و پیشرفته در یک بسته یکی از راه های پیشبرد طراحی تراشه است.امروزه گاهی از این مفهوم به عنوان یکپارچگی ناهمگن یاد می شود.با این وجود، به دلایل هزینه، بسته‌بندی پیشرفته عمدتاً در برنامه‌های کاربردی پیشرفته و خاص استفاده می‌شود.
اما این ممکن است به زودی تغییر کند.از آنجایی که مقیاس IC روش سنتی پیشبرد طرح ها است، عملکردهای مختلف تراشه را در هر گره کوچک می کند و آنها را روی یک تراشه یکپارچه قرار می دهد.با این حال، مقیاس IC برای بسیاری گران شده است و مزایای هر گره در حال کاهش است.
در حالی که پوسته پوسته شدن گزینه ای برای طرح های جدید است، صنعت به دنبال جایگزین هایی از جمله بسته بندی پیشرفته است.آنچه تغییر کرده است این است که صنعت در حال توسعه انواع بسته بندی پیشرفته جدید یا گسترش فناوری های موجود است.
انگیزه پشت بسته بندی پیشرفته یکسان است.به جای اینکه همه عملکردهای تراشه را روی یک تراشه قرار دهید، آنها را شکسته و در یک بسته واحد ادغام کنید.گفته می شود که این باعث کاهش هزینه ها و ارائه بازده بهتر می شود.هدف دیگر این است که چیپس ها را نزدیک یکدیگر نگه دارید.بسیاری از بسته‌های پیشرفته، حافظه را به پردازنده نزدیک‌تر می‌کنند و امکان دسترسی سریع‌تر به داده‌ها با تأخیر کمتر را فراهم می‌کنند.
ساده به نظر می رسد، اما در اینجا چند چالش وجود دارد.همچنین، هیچ نوع بسته ای وجود ندارد که همه نیازها را برآورده کند.در واقعیت، مشتریان تراشه با طیف گسترده ای از گزینه ها روبرو هستند.از جمله: Fan-Out (قالب و اجزای یکپارچه در بسته بندی در سطح ویفر)، 2.5D/3D (تراشه هایی که در یک بسته کنار هم یا روی هم قرار گرفته اند) و 3D-IC: (انباشته شدن حافظه در بالا). حافظه، انباشته شدن بر روی منطق یا Logically stacking logic) به سه گزینه رایج تبدیل می شود.
علاوه بر این، این صنعت مفهومی به نام Chiplets را نیز دنبال می کند که از فناوری 2.5D/3D پشتیبانی می کند.ایده این است که شما انتخابی از تراشه های مدولار یا چیپلت ها در کتابخانه دارید.سپس آنها را در یک بسته ادغام می کنند و با استفاده از یک طرح اتصال به هم متصل می شوند.
از طرف TSMC، به منظور پاسخگویی به تقاضای بازار برای راه حل های جدید بسته بندی آی سی چند تراشه ای، آنها همچنین با شرکای OIP خود برای توسعه فناوری های بسته بندی آی سی پیشرفته کار می کنند تا راه حل های اقتصادی برای یکپارچه سازی فراتر از قانون مور ارائه کنند.
در سال 2012، TSMC به همراه Xilinx بزرگترین FPGA در آن زمان را معرفی کردند که شامل چهار تراشه FPGA 28 نانومتری یکسان بود که در کنار هم بر روی یک اینترپوزر سیلیکونی نصب شده بودند.آنها همچنین از طریق سیلیکون vias (TSVs)، microbumps، و لایه های توزیع مجدد (RDLs) برای اتصال این بلوک های ساختمانی ایجاد کردند.بر اساس ساخت آن، TSMC راه حل بسته بندی مدار مجتمع را CoWoS (Chip-on-Wafer-on-Substrate) نامید.این فناوری بسته‌بندی مبتنی بر بلوک و دارای قابلیت EDA به استاندارد صنعتی واقعی برای طراحی‌های با کارایی و توان بالا تبدیل شده است.
TSMC فناوری InFO (فناوری یکپارچه FanOut) را در سال 2017 اعلام کرد. از فیلم پلی آمیدی برای جایگزینی داخلی سیلیکون در CoWoS استفاده می‌کند، در نتیجه هزینه واحد و ارتفاع بسته را کاهش می‌دهد که هر دو معیار مهم برای موفقیت برنامه‌های کاربردی تلفن همراه هستند.TSMC طرح های InFO متعددی را برای گوشی های هوشمند ارسال کرده است.
TSMC فناوری سیستم روی تراشه (SoIC) را در سال 2019 معرفی کرد. با تجهیزات جلویی (fab)، TSMC را می توان با دقت بسیار دقیق تراز کرد و سپس با استفاده از بسیاری از پدهای مسی گام باریک، برای به حداقل رساندن ضریب شکل و اتصال به یکدیگر، طرح‌های پیوند فشرده را با هم تراز کرد. ظرفیت و قدرت
این دو فناوری به تدریج به پارچه سه بعدی امروزی تبدیل شده اند.
آخرین به روز رسانی برای سال 2022
همانطور که در بالا نشان داده شد، طبق برنامه TSMC، فناوری های بسته بندی آنها اکنون دارای 2.5D و 3D هستند.بیایید نگاهی به 2.5D آنها بیندازیم.بر اساس گزارش‌ها، TSMC اکنون دو نوع فناوری بسته‌بندی 2.5 بعدی دارد - "تراشه روی ویفر روی بستر" (CoWoS: تراشه روی ویفر-روی بستر) و "فن‌آوت یکپارچه" (InFO: fanout یکپارچه). .(توجه داشته باشید که در تصویر بالا، برخی از محصولات InFO به صورت "2D" توسط TSMC نشان داده شده اند.)
یک حرکت کلیدی برای هر دو فناوری، گسترش مداوم حداکثر اندازه بسته به منظور ادغام قالب های بیشتر (و پشته های HBM) است.به عنوان مثال، ساخت یک لایه بهم پیوسته بر روی یک اینترپوزر سیلیکونی (CoWoS-S) به "دوخت" چندین نوردهی لیتوگرافی نیاز دارد - هدف افزایش اندازه interposer به میزان مضربی از حداکثر اندازه شبکه است.
طبق گزارش‌ها، با نگاهی به CoWoS، TSMC CoWoS برای ارائه سه فن‌آوری interposer مختلف («ویفر» در CoWoS) توسعه یافته است:
1. CoWoS-S: طبق گفته TSMC، در این حالت بسته بندی، از یک interposer سیلیکونی بر اساس لیتوگرافی سیلیکونی موجود و پردازش لایه های توزیع مجدد استفاده می شود.
▪️ تولید انبوه از سال 1391 آغاز شده و تاکنون بیش از 100 محصول به بیش از 20 مشتری عرضه شده است.
▪️ اینترپوزر خازن های "ترانچ" تعبیه شده را ادغام می کند
▪️ 3 برابر حداکثر اندازه شبکه در حال توسعه - از پیکربندی‌های طراحی با 2 SoC بزرگ و 8 پشته حافظه HBM3 و eDTC1100 (1100nF/mm**2) پشتیبانی می‌کند.
2. CoWoS-R: در این حالت بسته بندی، از یک interposer ارگانیک برای کاهش هزینه استفاده می شود.
▪️ حداکثر 6 لایه بازتوزیع متصل، 2um/2um L/S
▪️ اندازه ماسک 4 برابر، از یک SoC و 2 پشته HBM2 در بسته بندی 55mmX55mm پشتیبانی می کند.اندازه ماسک 2.1X در حال توسعه است، 2 SoC و 2HBM2 در بسته 85mmX85mm
3. CoWoS-L: از «پل‌های» سیلیکونی کوچکی استفاده می‌کند که برای اتصالات با چگالی بالا بین لبه‌های قالب مجاور قرار داده شده‌اند (0.4um/0.4um L/S pitch)
▪️ اندازه شبکه 2X از 2 SoC 2023 با 6 پشته HBM2 پشتیبانی می کند.
▪️ اندازه شبکه 4 برابری در حال توسعه برای پشتیبانی از 12 پشته HBM3 (2024)
TSMC تاکید کرد که آنها با گروه استانداردهای HBM روی پیکربندی فیزیکی مورد نیاز برای اتصال HBM3 برای پیاده سازی CoWoS کار می کنند.(برای تعاریف پشته، به نظر می رسد استاندارد HBM3 موارد زیر را شناسایی کرده است: ظرفیت 4 گیگابایت (4 قالب 8 گیگابایتی) تا 64 گیگابایت (16 قالب 32 گیگابایتی)؛ رابط سیگنال دهی 1024 بیتی؛ پهنای باند تا 819 گیگابایت در ثانیه.) این پیکربندی های CoWoS آینده دارای چندین پشته HBM3 هستند. ظرفیت حافظه و پهنای باند عظیمی را فراهم می کند.
علاوه بر این، با پیش‌بینی مصرف انرژی بیشتر در طرح‌های CoWoS آینده، TSMC در حال بررسی راه‌حل‌های خنک‌کننده مناسب، از جمله بهبود مواد رابط حرارتی (TIM) بین تراشه و بسته، و انتقال از خنک‌کننده هوا به خنک‌کننده غوطه‌وری است.
پس از معرفی CoWoS، بیایید به فناوری بسته بندی اطلاعات آن نگاه کنیم.
قابل درک است که این تکنیک بسته بندی قالب را پس از جهت گیری دقیق (رو به پایین) روی یک حامل موقت در یک "ویفر" اپوکسی محصور می کند.یک لایه اتصال مجدد توزیع مجدد به سطح ویفر بازسازی شده اضافه می شود.سپس برآمدگی های بسته به طور مستقیم به لایه توزیع مجدد متصل می شوند.
به گفته TSMC، بسته این شرکت دارای چندین توپولوژی InFO_PoP، InFO_oS و InFO_B است.
همانطور که در شکل زیر نشان داده شده است، InFO_PoP یک پیکربندی بسته روی بسته را نشان می‌دهد که بر ادغام بسته DRAM با تراشه منطقی زیرین تمرکز دارد.برجستگی های بالای قالب DRAM از طریق InFO (TIVs) برای رسیدن به لایه توزیع مجدد استفاده می کنند.

TSMC گفت که InFO_PoP عمدتا برای پلتفرم های موبایل استفاده می شود و از زمان مصاحبه در سال 2016، محموله تراشه های این بسته از 1.2 میلیارد فراتر رفته است.به گفته TSMC، در حالت فعلی InFO_PoP، بسته DRAM آن یک طراحی سفارشی است، بنابراین فقط در TSMC قابل تولید است.برای این منظور، TSMC در حال توسعه یک توپولوژی جایگزین InFO_B است که یک بسته DRAM موجود (LPDDR) را به بالا اضافه می کند و به سازندگان قرارداد خارجی اجازه می دهد مونتاژ را ارائه دهند.
InFO_oS (روی زیرلایه) می تواند چندین قالب را کپسوله کند، و لایه توزیع مجدد و ریزبرآمدگی های آن از طریق TSV به زیرلایه متصل می شوند.
این فناوری بیش از 5 سال است که تولید می شود و بر مشتریان HPC متمرکز شده است.از جزئیات فنی، بسته دارای 5 لایه RDL روی بستر با 2um/2um L/S است.این اجازه می دهد تا بستر به یک بسته بندی بزرگتر دست یابد، در حال حاضر 110mm X 110mm.به گفته TSMC، این شرکت قصد دارد در آینده یک اندازه بزرگتر ارائه دهد - 130um C4 bump pitch.
همانطور که برای InFO_M، جایگزینی برای InFO_oS با قالب های بسته های متعدد و لایه های توزیع مجدد بدون بستر اضافی + TSV است (قابلیت بسته بندی کمتر از 500 میلی متر مربع و در 2H2022 تولید خواهد شد).
پس از معرفی بسته بندی 2.5 بعدی TSMC، وارد دنیای بسته بندی سه بعدی آنها می شویم.از جمله آنها یک فناوری بسته روی بسته سه بعدی به نام InFO-3D است که از تراشه های میکروبامپ شده به صورت عمودی با لایه های توزیع مجدد و TIV ها با تمرکز بر سیستم عامل های تلفن همراه استفاده می کند.

همانطور که نشان داده شده است، TSMC همچنین دارای یک خانواده پیشرفته‌تر از بسته‌های توپولوژی سه‌بعدی عمودی است که به نام «سیستم‌های روی تراشه‌های یکپارچه» (SoIC) شناخته می‌شوند.از پیوند مستقیم مس بین قالب ها برای به دست آوردن گام بسیار خوبی استفاده می کند.
به گفته TSMC، این شرکت دو محصول SoIC دارد - "ویفر روی ویفر" (WOW) و "تراشه روی ویفر" (COW).توپولوژی WOW یک قالب SoC پیچیده را روی ویفر ادغام می کند و ساختار خازن ترانشه عمیق (DTC) را برای جداسازی بهینه فراهم می کند.توپولوژی COW کلی تر، چندین SoC را روی هم قرار می دهد.
فناوری های فرآیندی مناسب برای مونتاژ SoIC در جدول زیر نشان داده شده است.

به گفته TSMC، پشتیبانی طراحی 3DFabric این شرکت شامل 3Dblox نیز می شود.همانطور که در گوشه سمت راست بالای تصویر 3D Fabric در بالا نشان داده شده است، TSMC یک طراحی پیچیده سیستم در بسته را با ترکیب 3D SoIC و فناوری 2.5D متصور است.

همانطور که در بالا ذکر شد، این جریان طراحی بسیار پیچیده است و به جریان های حرارتی پیشرفته، زمان بندی و تجزیه و تحلیل SI/PI نیاز دارد (که می تواند حجم داده های مدل را نیز مدیریت کند).برای حمایت از توسعه این طرح‌ها در سطح سیستم، TSMC با تامین‌کنندگان EDA در سه طرح اصلی جریان طراحی همکاری کرده است:
اولین مورد شامل استفاده از روش های دانه درشت به علاوه ریزدانه برای بهبود تجزیه و تحلیل حرارتی است.

دوم، غول‌های TSMC و EDA نیز در تحلیل زمان‌بندی استاتیک سلسله مراتبی با یکدیگر همکاری می‌کنند.اجازه دهید یک قالب با یک مدل انتزاعی نشان داده شود تا پیچیدگی تجزیه و تحلیل داده های چند گوشه کاهش یابد.

در نهایت، TSMC و غول EDA نیز با دختر احمق پارتیشن طراحی جلویی همکاری کردند.2 برای کمک به تسریع بخش طراحی جلویی سیستم های پیچیده، TSMC برنامه ای به نام "3Dblox" را نیز اجرا کرده است.

به گفته TSMC، هدف این شرکت، تجزیه کل سیستم بسته بندی فیزیکی به اجزای مدولار و سپس یکپارچه سازی آنها است.همانطور که نشان داده شده است، دسته های ماژول برنامه عبارتند از: bumps/bond، vias، caps، interposers و die.
با این برنامه، این ماژول ها در هر فناوری بسته بندی SoIC، CoWoS یا InFO ادغام می شوند.
نکته قابل توجه این است که TSMC روی فعال کردن طرح‌های پارچه سه بعدی برای استفاده از انواع ابزارهای EDA کار می‌کند - یعنی استفاده از یک ابزار فروشنده EDA برای تکمیل طراحی فیزیکی و (به طور بالقوه) استفاده از یک محصول فروشنده EDA متفاوت برای پشتیبانی از تجزیه و تحلیل زمان‌بندی، سیگنال تجزیه و تحلیل یکپارچگی / قدرت، تجزیه و تحلیل حرارتی.
به نظر می رسد 3Dblox مفهوم "جریان های مرجع" را برای SoC ها به سطح بعدی رسانده است، با TSMC که قابلیت همکاری بین مدل ها و فرمت های داده های فروشنده EDA را هدایت می کند.قابلیت جریان کلی 3Dblox در سه ماهه سوم 2022 در دسترس خواهد بود. (مراحل اولیه - یعنی مسیریابی خودکار سیگنال های توزیع مجدد در InFO - اولین ویژگی خواهد بود که منتشر می شود.)
واضح است که با توجه به رشد مورد انتظار در پیکربندی‌های 2.5 بعدی و 3 بعدی، TSMC سرمایه‌گذاری زیادی در توسعه فناوری بسته‌بندی پیشرفته و (به‌ویژه) امکانات جدید تولید می‌کند.انتقال از پشته حافظه HBM2/2e به پشته حافظه HBM3 مزایای عملکرد قابل توجهی را برای طراحی سیستم با استفاده از فناوری CoWoS 2.5 به همراه خواهد داشت.مشتریان پلت فرم تلفن همراه تنوع طرح های چند تراشه ای InFO را گسترش خواهند داد.پذیرش طرح‌های پیچیده 3DFabric با ترکیب فناوری‌های 3D و 2.5D بدون شک افزایش خواهد یافت و از تلاش‌های TSMC برای "مدولار کردن" عناصر طراحی برای افزایش سرعت پارتیشن‌بندی سیستم و تلاش‌های آن‌ها برای امکان استفاده از طیف گسترده‌ای از ابزار/جریان‌های EDA استفاده می‌کند..
مبانی فناوری بسته بندی
طبق تعریف TSMC، فن‌آوری‌های انباشته چیپ‌های جلویی مانند CoW (تراشه روی ویفر) و WoW (ویفر روی ویفر) در مجموع به عنوان "SoIC"، یعنی سیستم تراشه‌های یکپارچه نامیده می‌شوند.هدف این فناوری‌ها این است که تراشه‌های سیلیکونی را بدون استفاده از «برآمدگی‌هایی» که در گزینه‌های یکپارچه‌سازی back-end مشاهده می‌شود، کنار هم قرار دهند.در اینجا، طراحی SoIC در واقع رابط پیوند را ایجاد می کند به طوری که سیلیکون را می توان در بالای سیلیکون قرار داد که گویی یک تکه سیلیکون است.
با توجه به معرفی رسمی TSMC، پلت فرم خدمات SoIC این شرکت فناوری نوآورانه انباشته بین تراشه های سه بعدی جلویی را برای ادغام مجدد تراشه های کوچک تقسیم شده از سیستم روی تراشه (SoC) ارائه می دهد.تراشه یکپارچه نهایی از نظر عملکرد سیستم از SoC اصلی بهتر است.همچنین انعطاف پذیری را برای ادغام سایر عملکردهای سیستم فراهم می کند.TSMC اشاره کرد که پلت فرم خدمات SoIC به نیازهای روزافزون محاسبات، پهنای باند و تأخیر در برنامه های ابری، شبکه و لبه می پردازد.این طرح‌های CoW و WoW را پشتیبانی می‌کند، که انعطاف‌پذیری طراحی عالی را هنگام مخلوط کردن و تطبیق عملکردهای مختلف تراشه، اندازه‌ها و گره‌های فناوری ارائه می‌دهند.
به طور خاص، فناوری SoIC TSMC یک روش بسیار قدرتمند برای انباشتن چند قالب در "بلوک های ساختمانی سه بعدی" (معروف به "تراشه های سه بعدی") است.
امروزه SoICها قادر به ایجاد حدود 10000 اتصال در هر میلی متر مربع از فضای بین تراشه های عمودی هستند.اما نظر این است که این در حال توسعه کار به سمت 1 میلیون اتصال در هر میلی متر مربع است.علاقه مندان به IC 3D به دنبال روشی برای بسته بندی IC بوده اند که چنین اتصالات خوبی را امکان پذیر می کند، ضریب فرم را بیشتر کاهش می دهد، محدودیت های پهنای باند را حذف می کند، مدیریت حرارتی را در پشته های قالب ساده می کند و سیستم های بزرگ و بسیار موازی را در آنها ادغام می کند.
به گفته TSMC، یکی از مزایای SoIC عملکرد حرارتی آن است.با این حال، نقطه ضعف این فناوری‌های SoIC این است که طرح‌های انباشته شده باید در ارتباط با یکدیگر طراحی شوند.با این حال، فناوری میکروبامپینگ مانند EMIB به گونه‌ای عمل می‌کند که می‌تواند از لحاظ فنی یک سری از تراشه‌ها را به یکدیگر متصل کند.با فناوری‌های SoIC مانند COW و WOWO، طراحی از همان ابتدا ثابت می‌شود.
با این حال، TSMC مشتاق است تا قابلیت‌های SoIC چیپ‌های خود را بهبود بخشد.طبق برنامه ریزی TSMC، این یک فناوری کلیدی برای ادغام آینده نگر آنهاست که فراتر از اجرای گذشته انباشته کردن تراشه یا interposer است، زیرا به تراشه های سیلیکونی اجازه می دهد بدون استفاده از هیچ گونه برآمدگی کوچک روی هم چیده شوند، اما به طور مستقیم لایه فلزی سیلیکون تراز شده و به تراشه سیلیکون متصل شده است.
یکی دیگر از راه حل های نسبتا ساده در بسته بندی، اتصال دو تراشه سیلیکونی در یک بسته بندی است.به طور معمول، این کار با دو ویفر سیلیکونی در کنار هم و با اتصالات متعدد انجام می شود.آشناترین روش برای اکثر افراد، روش interposer است، که یک قطعه بزرگ سیلیکون را در زیر همه قالب‌های متصل به هم قرار می‌دهد، و یک روش مسیریابی سریع‌تر از قرار دادن ردپاها از طریق بسته PCB است.
به طور مشابه، روش دیگر تعبیه یک interposer در PCB فقط برای اتصال یک قالب خاص به دیگری است (این همان چیزی است که اینتل آن را پل اتصال چندگانه تعبیه شده یا EMIB می نامد).
مورد سوم، انباشته شدن عمودی دای به قالب است، با این حال، به دلیل استفاده از میکروبرآمدگی بین دو ویفر سیلیکونی، این با اجرای SoIC که در بالا ذکر شد متفاوت است - SoIC از اتصال استفاده می کند.تقریباً تمام پیاده‌سازی‌ها در محصولات TSMC در نیمه دوم سال مبتنی بر میکروبامپ‌ها هستند، زیرا این امکان را برای ترکیب و تطبیق بهتر سناریوها بین تراشه‌های مختلف پس از ساخت هر تراشه فراهم می‌کند، اما چگالی پیشنهادی SoIC یا مزیت قدرت را ندارد. .
به همین دلیل است که به آن کپسوله سازی پیشرفته «پست بخش» می گویند.اینگونه است که پردازنده های گرافیکی با قابلیت HBM پیاده سازی می شوند.
بسیاری از GPU های فعال HBM دارای یک دای GPU، چندین قالب HBM هستند که همگی در بالای یک interposer قرار می گیرند.پردازنده‌های گرافیکی و HBM توسط شرکت‌های مختلف ساخته می‌شوند (و حتی می‌توان از HBM‌های مختلف استفاده کرد)، و اینترپوزرهای سیلیکونی را می‌توان در جاهای دیگر ساخت.این interposer سیلیکونی می‌تواند غیرفعال باشد (حاوی منطق نیست، فقط مسیریابی مرگ به مرگ) یا فعال باشد، و در صورت تمایل می‌تواند برای اتصال بهتر شبکه بین تراشه‌ها طراحی شود، اگرچه این بدان معناست که interposer انرژی مصرف می‌کند.
استراتژی interposer مشابه GPU TSMC در گذشته CoWoS (تراشه روی ویفر-روی بستر) نامیده می شد.به عنوان بخشی از 3DFabric، CoWoS اکنون دارای سه نوع است که بر اساس پیاده سازی تقسیم می شوند:

استانداردی که همه با آن آشنا هستند CoWoS-S نام دارد که در آن S مخفف Silicon Interposer است.محدودیت CoWoS-S اندازه interposer است، خاتمه معمولاً بر اساس فرآیند ساخت 65 نانومتری یا مشابه است.از آنجایی که اینترپوزرها ویفرهای سیلیکونی یکپارچه هستند، باید به طور مشابه ساخته شوند، و همانطور که به عصر چیپلت ها می رویم، مشتریان خواستار داخلی های بزرگتر و بزرگتر هستند، به این معنی که TSMC باید قادر به تولید آنها باشد (و بازدهی بالا ارائه دهد).
تراشه های سنتی با اندازه شبکه محدود می شوند، یک محدودیت اساسی در داخل دستگاه، اندازه یک لایه که می تواند روی یک نمونه واحد "چاپ" شود.برای فعال کردن محصولات با اندازه شبکه، TSMC در حال توسعه فناوری interposer با اندازه چند شبکه برای بزرگتر کردن این محصولات است.بر اساس نقشه راه خود TSMC، ما انتظار داریم که پیاده‌سازی CoWoS در سال 2023 حدوداً چهار برابر بزرگ‌تر از شبکه باشد و بیش از 3000 میلی‌متر مربع سیلیکون منطقی فعال را در هر محصول امکان‌پذیر کند.
بسته InFO به تراشه اجازه می‌دهد تا برای افزودن اتصالات اضافی فراتر از پلان استاندارد SoC، «باد بیرون» کند.این بدان معنی است که در حالی که منطقه منطقی تراشه می تواند کوچک باشد، تراشه بزرگتر از مدار منطقی است تا تمام اتصالات پین اوت لازم را در خود جای دهد.TSMC سال‌ها InFO را ارائه کرده است، اما با پشتیبانی 3DFabric، اکنون انواع مختلفی از اطلاعات مربوط به اتصال درون بسته را ارائه می‌کند.
فناوری بسته بندی TMSC را نیز می توان در همان محصول ترکیب کرد.با پیاده‌سازی بسته‌بندی جلویی (SoIC) و بک‌اند (InFO)، دسته‌بندی‌های محصول جدیدی می‌توان ساخت.این شرکت یک ماکت به این شکل ساخته است:

در ظاهر، TSMC گزینه های بسته بندی بیشتری را در سال های آینده به مشتریان ارائه خواهد کرد.به نظر می رسد رقیب اصلی آنها در این زمینه اینتل باشد که توانسته فناوری های EMIB و Foveros خود را در برخی محصولات فعلی و برخی محصولات آینده پیاده سازی کند.TSMC از همکاری با پروژه ها و مشتریان بیشتر سود خواهد برد.